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Appendix A: FPGA Pinouts
R
Table A-1:
FPGA #1 Pinout (Continued)
Signal Name
Pin
Signal Name
Pin
FPGA #1 MII Link Interface
FPGA2_TO_FPGA1_MII_TX_CLK
FPGA2_TO_FPGA1_MII_TX_DATA0
FPGA2_TO_FPGA1_MII_TX_DATA1
FPGA2_TO_FPGA1_MII_TX_DATA2
FPGA2_TO_FPGA1_MII_TX_DATA3
FPGA2_TO_FPGA1_MII_TX_EN
FPGA2_TO_FPGA1_MII_TX_ERR
FPGA2_TO_FPGA1_MII_TX_SPARE
J10
C13
B13
K9
K8
L11
L10
J9
FPGA3_TO_FPGA1_MII_TX_CLK
FPGA3_TO_FPGA1_MII_TX_DATA0
FPGA3_TO_FPGA1_MII_TX_DATA1
FPGA3_TO_FPGA1_MII_TX_DATA2
FPGA3_TO_FPGA1_MII_TX_DATA3
FPGA3_TO_FPGA1_MII_TX_EN
FPGA3_TO_FPGA1_MII_TX_ERR
FPGA3_TO_FPGA1_MII_TX_SPARE
D10
H10
C12
D12
J11
A13
H9
K11
FPGA #1 Configuration Signals
FPGA_INIT
FPGA_PROGB
FPGA_TMS
FPGA_VBATT
FPGA1_CCLK
FPGA1_CNFG_M0
FPGA1_CNFG_M1
FPGA1_CNFG_M2
N14
M22
AC14
L23
N15
AD21
AC22
AD22
FPGA1_D_IN
FPGA1_DONE
FPGA1_DOUT_B
FPGA1_HSWAPEN
FPGA1_TCK
FPGA1_TDI_IN
FPGA1_TDO 15
P15
M15
AD15
M23
AB15
AC15
AD14
FPGA #1 Test and Debug Signals
FPGA1_DIP0
FPGA1_DIP1
FPGA1_DIP2
FPGA1_DIP3
FPGA1_SPYHOLE_BK21
FPGA1_TEST_HDR_BY0_B0
FPGA1_TEST_HDR_BY0_B1
FPGA1_TEST_HDR_BY0_B2
FPGA1_TEST_HDR_BY0_B3
FPGA1_TEST_HDR_BY0_B4
FPGA1_TEST_HDR_BY0_B5
AG18
AG15
AH15
AG20
AF26
H8
G8
G10
F10
F8
F9
FPGA1_TEST_HDR_BY0_B6
FPGA1_TEST_HDR_BY0_B7
FPGA1_TEST_HDR_BY1_B0
FPGA1_TEST_HDR_BY1_B1
FPGA1_TEST_HDR_BY1_B2
FPGA1_TEST_HDR_BY1_B3
FPGA1_TEST_HDR_BY1_B4
FPGA1_TEST_HDR_BY1_B5
FPGA1_TEST_HDR_BY1_B6
FPGA1_TEST_HDR_BY1_B7
E8
E9
E12
L9
M10
E11
F11
L8
M8
G12
98
www.xilinx.com
Virtex-5 FPGA ML561 User Guide
UG199 (v1.2.1) June 15, 2009
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